.ubo. escribió: esto es 100000000 veces mas interesante y productivo que sus macros post del hotel, llenos de links y mucha "teoria", bien que le trataron con RESPETO todo el mundo, y mira ahora.
Sin la teoria de algebra, sin las propiedades de conjuntos, numeros enteros, etc... jamas haras una operacion aritmetica entre dos numeros dados.
PUedes teorizar como se hace A + B = C para cualquier entero y si para cualquier entero C - B = A, pero para ello, necesitas saber la teoria.
Ahora vamos a algo mas real que una simple suma.
Cuando alguien dice que quiere descifrar cualquier cosa cifrada, SABIENDO la teoria, esta parte esta totalmente descartada,porque matematicamente es posible, pero no en un tiempo finito tal que nosotros lleguemos a sobrevivir, es decir, demasiado tiempo de calculo (aun usando ps3 en una granja)
Cuando se quieren interceptar paquetes, modificar el codigo etc etc.. hace falta saber que es la Key Master y la Key Root y un largo etc.
La teoria, por muy aburrida que sea, es la base fundamental de cualquier estudio,hipotesis,ensayo o intento de practica.
Si no se sabe como funciona un cell, es absurdo plantearse segun que o perder el tiempo investigando sobre X cuando lo que realmente es mas productivo, es leerse el tocho impresionante de los white papers del cell. Pero claro, es mas facil
a) que se lo lea otro
b) que te lo cuente otro
c) darle palmaditas en la espalda a otro...
Si no se sabe de mecanica cuantica, ni de fisica cuantica, puedes teorizar todo lo que quieras respecto a los dos estados que puede tener una cosa, pero por ese motivo, ya empiezas mal porque en mecania y fisica cuantica, se tienen todos los estados posibles a la vez, al mismo tiempo que no se tiene ninguno. Por ello, la teoria, es necesaria (la critica no va a chmhacks, sino a quien me decia algo sobre lo de la teoria)
Apartir de aqui, sabiendo como va el cell, donde reside el hypervisor y que es... si es software, o es hardware (algo tan "simple" como eso cambia mucho la forma de enfrentarse a su funcionamiento),la reparticion de la carga de trabajo, y la imposibilidad de cargarselo con un DDOS (que es lo primero que se probó y se pensó) con un TDDOS a cualquier puerto abierto, hace que una y otra vez, se invierta tiempo en temas que leyendo (si, la teoria) se veria desde otro punto de vista y solo plantear la hipotesis, se responderia.
Respecto al OtherOs, esta (es libre y publico) el SDK del CEll, podemos programar las SPE sin problema alguno, se puede hacer homebrew, y un largo etc... y no, ahi no va firmado nada. Porque?
Si un niño pequeño tiene un globo, la realidad es todo el conjunto. Si somos el aire que esta dentró del globo, nuestra realidad es el globo, y no existe nada mas para nosotros. OtherOs esta dentro de un Globo, todo lo que hagas ahi dentro (sin acceder a la rsx al completo) es valido.
Pensar, que cuando se dice que no hay acceso a la aceleracion por hardware 3D NO QUIERE DECIR, que no haya aceleracion por software en 3D.
EDITADO:
Por cierto, si alguien quiere tomarselo en serio.... aqui tiene todo lo que necesita
--> he IBM Cell BE Software Sample and Library Source Code package, together with the accompanying system simulator, kernel, and development tool chains, gives serious developers first-hand programming experience on the revolutionary Cell BE architecture. The package provides a rich set of optimized standard Synergistic Processor Element (SPE) C library routines that greatly reduce the development cost and enhance the performance of SPU programs. A variety of application-oriented libraries, including Fast Fourier Transform (FFT), image, audio resample, math, game math, intrinsics, matrix operation, multi-precision math, noise generation, oscillator, surface, synchronization, and vector, are also included in order to demonstrate the versatility of Cell BE architecture.
--->
http://www.bitpipe.com/detail/RES/1148656659_938.html?src=econsult
http://www-01.ibm.com/chips/techlib/techlib.nsf/products/IBM_SDK_for_Multicore_Acceleration
http://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/1DFEF31B3211112587257242007883F3
http://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/FC857AE550F7EB83872571A80061F788
http://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/30B3520C93F437AB87257060006FFE5E
http://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/9F820A5FFA3ECE8C8725716A0062585F
En lugar de suposiciones, leerse como se inicializa
This document describes the sequences for initializing a Cell Broadband Engine CMOS SOI 10KE processor, from Power-On Reset (POR) through calibration of the memory and I/O interfaces and the PowerPC Processor Element (PPE) firmware.
http://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/BD3F1F4C3DB32C7487257142006131BC
1. Overview of the Cell Broadband Engine Processor .............................................. 17
1.1 Hardware Overview ......................................................................................................................... 17
1.1.1 The Processor Elements ....................................................................................................... 18
1.1.2 Element Interconnect Bus ..................................................................................................... 19
1.1.3 Memory Interface Controller .................................................................................................. 19
1.1.4 Cell Broadband Engine Interface ........................................................................................... 20
1.1.5 Detail Block Diagram ............................................................................................................. 23
1.2 Clock Domains ............................................................................................................................... 25
1.3 System Configuration ...................................................................................................................... 27
1.4 System Controller Overview ............................................................................................................ 29
2. Initialization Sequences ........................................................................................... 31
2.1 Power-On Reset Sequence ............................................................................................................ 32
2.1.1 POR Sequence Summary ..................................................................................................... 32
2.1.2 Reset Detection ..................................................................................................................... 35
2.1.3 POR Phase 0 ......................................................................................................................... 36
2.1.4 POR Phase 1 ......................................................................................................................... 37
2.1.5 POR Phase 2 ......................................................................................................................... 37
2.2 Firmware Sequence ........................................................................................................................ 56
2.2.1 Firmware-Sequence Flowchart and Pseudocode .................................................................. 57
2.2.2 Initialization of MIC,
R I/O Cells, and
R DRAM ............................................................ 62
2.3 Debug of the POR Sequence .......................................................................................................... 90
2.3.1 POR Phase 1 Check ............................................................................................................. 92
2.3.2 POR Phase 2 Entry Check .................................................................................................... 92
2.3.3 RQ and DQ Debugging ......................................................................................................... 92
2.3.4 Configuration-Ring Load Check ............................................................................................ 93
2.3.5 FlexIO Calibration Check ....................................................................................................... 94
2.3.6 POR Sequence Completion Check ....................................................................................... 94
2.3.7 Power-Off Sequence ............................................................................................................. 95
3. Serial Peripheral Interface ........................................................................................ 97
3.1 SPI Operation ................................................................................................................................. 97
3.1.1 SPI Conventions .................................................................................................................... 97
3.2 SPI Protocol ................................................................................................................................... 98
3.2.1 SPI Command ........................................................................................................................ 98
3.2.2 SPI Address ........................................................................................................................... 99
3.2.3 SPI Data ............................................................................................................................... 105
3.3 SPI Sequence Types ..................................................................................................................... 105
3.3.1 Simple Write Sequence ....................................................................................................... 106
3.3.2 Simple Read Sequence ....................................................................................................... 106
3.3.3 Polling ................................................................................................................................. 106
3.3.4 ICB Sequences .................................................................................................................... 107
3.4 SPI Registers ............................................................................................................................... 113
3.4.1 SPI Status Register .............................................................................................................. 113
3.4.2 Write Configuration Ring (wr_config_ring) ......................................................................... 117
3.4.3 ICB Poll Register (icb_poll) ................................................................................................ 117
3.4.4 Read CBE Chip ID (rd_chip_id) .......................................................................................... 118
3.4.5 Read Serial Number Register (rd_serial_num0, rd_serial_num1) ...................................... 119
3.4.6 Read Voltage ID (rd_VID) .................................................................................................... 120
3.4.7 Read Partial Good Register (rd_partial_good) ................................................................... 121
3.4.8 Read Linear Thermal Diode Calibration Register (rd_lin_therm_diode) ............................ 122
3.4.9 Read POR Status Register (rd_por_status) ....................................................................... 123
3.4.10 Read ICB Data Register (rd_icb_data) ............................................................................. 124
4. Configuration Ring .................................................................................................. 125
4.1 Load Path ..................................................................................................................................... 125
4.2 Bit Descriptions ............................................................................................................................. 126
5. Signal Descriptions ................................................................................................. 141
5.1 Signal Groups ............................................................................................................................... 141
5.2 Input/Output-Signal Layout ............................................................................................................ 142
5.3 Signal Descriptions ........................................................................................................................ 142
5.3.1 FlexIO Interface ................................................................................................................... 142
5.3.2 FlexIO Power Supplies and References .............................................................................. 144
5.3.3
R Memory Interface: Channel 0 ...................................................................................... 145
5.3.4
R Memory Serial Interface: Channel 0 ............................................................................ 146
5.3.5 Memory XIO Interface Power Supplies and References: Channel 0 ................................... 147
5.3.6
R Memory Interface: Channel 1 ...................................................................................... 148
5.3.7
R Memory Serial Interface: Channel 1 ............................................................................ 148
5.3.8
R Memory XIO Interface Power Supplies and References: Channel 1 .......................... 149
5.3.9 Serial Peripheral Interface ................................................................................................... 149
5.3.10 Core PLL ............................................................................................................................ 151
5.3.11 Miscellaneous I/O Signals .................................................................................................. 151
5.3.12 Miscellaneous Test I/O ...................................................................................................... 152
5.3.13 Power Supply ..................................................................................................................... 153
Appendix A. Memory-Mapped I/O Registers ............................................................. 155
A.1 Classification of Registers ............................................................................................................. 155
A.2 MMIO-Access Rules for 32- and 64-Bit Registers ........................................................................ 156
A.3 MMIO Memory Map ...................................................................................................................... 156
Appendix B. Fault Isolation Register Overview ....................................................... 159
B.1 Local FIRs .................................................................................................................................... 160
B.1.1 Local FIR Logic Diagrams ................................................................................................... 161
B.1.2 Setting, Resetting, and Masking Errors in Local FIRs ......................................................... 163
B.2 Global FIR Registers .................................................................................................................... 163
B.2.1 Global Checkstop FIR ......................................................................................................... 163
B.2.2 Global Recoverable FIR ...................................................................................................... 164
B.2.3 Global FIR Error Enable Mask ............................................................................................ 164
B.2.4 Global FIR Mode ................................................................................................................. 164
B.2.5 Global FIR for Special Attention and Machine Check ......................................................... 165
B.2.6 Local Recoverable Error Counters and Local Error Counter Status ................................... 165
Appendix C. Livelock Resolution Mode .................................................................... 167
C.1 System Controller Actions ............................................................................................................ 167
C.2 Configuration Ring Settings .......................................................................................................... 168
C.3 Fault Isolation Bit Settings ............................................................................................................ 168
C.4 Operating-System Requirements ................................................................................................. 168
Appendix D. DQ Pin Mapping .................................................................................... 171
D.1 Syndrome-to-Pin Mapping ............................................................................................................ 171
D.2 DQ Pin-to-Byte in Cache Line Mapping ........................................................................................ 174
Appendix E. Memory Interface Controller ................................................................ 175
E.1 MIC Features ............................................................................................................................... 176
E.2 Basic Functional Description ........................................................................................................ 177
E.2.1 Command Selection Rules .................................................................................................. 177
E.2.2 Coherency and Memory Model ........................................................................................... 177
E.3 MIC Configuration Details ............................................................................................................. 177
E.3.1 MIC Control Configuration ................................................................................................... 177
E.3.2
R DRAM Controller Configuration .................................................................................. 178
E.3.3 Dataflow Configuration ........................................................................................................ 184
E.3.4 Sample MIC Configuration .................................................................................................. 185
E.4 Special Modes .............................................................................................................................. 187
E.4.1 Slow Mode .......................................................................................................................... 187
E.4.2 Fast Path Mode ................................................................................................................... 188
E.4.3 Token Manager (Resource Allocation Manager) ................................................................ 188
E.4.4 High-Priority Reads ............................................................................................................. 188
E.4.5 Speculative Read Mode ...................................................................................................... 189
E.4.6 Early Read Support ............................................................................................................. 189
E.5 Scrub Function and Error Correction Code Functions .................................................................. 189
E.6 Setting Up Refreshes .................................................................................................................... 191
E.7 Refresh Considerations ................................................................................................................ 192
E.8 Write Mask Function ..................................................................................................................... 193
E.9 Main Memory Information ............................................................................................................. 193
E.9.1 Memory Capacity ................................................................................................................ 193
E.9.2 Real-to-Physical Address Mapping ..................................................................................... 194
E.9.3 Memory Banks .................................................................................................................... 197
E.10 Starting, Stopping, Restarting, and Initializing the MIC .............................................................. 198
E.10.1 Starting the MIC ................................................................................................................. 198
E.10.2 Stopping the MIC ............................................................................................................... 198
E.10.3 Restarting the MIC ............................................................................................................. 198
E.10.4 Initializing the MIC ............................................................................................................. 198
E.11 DD 3.X Errata ..............................................................................................................................
Y ENTONCES, dime que la teoria no sirve. Que prefieres .ubo. suposicines o realidad? Pues ahi tienes realidad, pero claro... es pesado leerse 200 paginas como minimo para saber como funciona, no?
Me cansé de pastear, aqui teneis el recurso principal:
http://www-01.ibm.com/chips/techlib/techlib.nsf/products/Cell_Broadband_Engine
Y sin esta teoria, no se hace una leche, porque o sabes de mecanica, o el coche de fernando alonso, ni lo arreglas, ni lo mejoras.
PD: la critica, no va para chmhacks
![[bye]](/images/smilies/nuevos2/adio.gif "adios")
![[poraki]](/images/smilies/nuevos/dedos.gif "por aquí!")
que ahora me explico:
![[rtfm]](/images/smilies/rtfm.gif "Lee!")
